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浅谈转换器从CMOS数据总线到JESD204标准

2021年02月17日 09:03 次阅读

随着物联网和5G技术的快速发展,通信网络中待传输的数据量急剧增加,因此人们对数据传输速率提出了更高的要求。由于并行传输接口(CMOS和LVDS)存在板级布线复杂、封装引脚数较多、线间串扰大、功耗大等问题,已不能满足高速数据传输的需求。在此背景下,微电子产业的领导标准机构JEDEC协会发布了JESD204接口标准,实现了数据转换器(ADC/DAC)与数据处理器件(FPGA/ASIC)之间的高速通信。本文简要梳理了数据通信接口的发展历史,并介绍了JESD204规范如何使电路路由与装置互连设计变得更简单。

高速率与低功耗驱动,从CMOS数据总线到JESD204标准

数据转换器的产品处于不断演进中,随着位深和采样速率的增加,数据输入与输出也变得越来越困难。十年或二十年前,高速转换器的采样速率不超过100MSPS,因此使用TTL或CMOS并行数据总线就足够了。

然而,速度一旦突破100MSPS,便不再能够维持这种单端信号的建立与保持时间。为了提升速度,高速转换器转而采用差分信号,LVDS开始取代CMOS成为转换器数字接口技术的首选。不过,转换器的速度和分辨率以及对更低功耗的要求使得CMOS和LVDS也不是很适合转换器。CMOS输出的数据速率提高,瞬态电流也会增大,导致更高的功耗,虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了限制,这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所致。

与此同时,在转换器分辨率和采样率不断提升的情况下,使用CMOS和LVDS输出所需要的引脚数也大大增多,对于器件设计的增加效率、降低功耗、减小封装尺寸限制挑战都会随之增加。

2006年4月,JESD204最初版本发布,该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据链路,采用具有JESD204接口的电流模式逻辑(CML)输出驱动器开始用于新一代转换器中。不同于CMOS或LVDS传输的并行数据模式,由于CML驱动器采用的接口通常为串行接口,增加引脚数的要求与CMOS或LVDS相比要小得多。在恒定电流模式下总功耗会降低。此外,由于也采用了差分信号,CML驱动器同样对共模噪声具有良好的耐受能力。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要,广泛应用于包括无线基础设施、收发器架构、软件定义无线电、便携式仪器仪表、医疗超声设备、雷达和安全通信等在内的领域。

引脚数比较——200MSPSADC

JESD204标准的进一步演进

在JESD204的最初版本中,串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。下图给出了图形说明,图中的通道代表M转换器和接收器之间的物理接口,该接口由采用CML驱动器和接收器的差分对组成。帧时钟同时路由至转换器和接收器,并为器件间的JESD204链路提供时钟。通道数据速率定义为312.5Mbps与3.125Gbps之间,源阻抗与负载阻抗定义为100Ω±20%。差分电平定义为标称800mV峰峰值、共模电平范围从0.72V至1.23V。

浅谈转换器从CMOS数据总线到JESD204标准

JESD204最初标准

当JESD204标准越来越受欢迎时,人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道,以满足转换器日益增长的速度和分辨率。这种认识促成了JESD204第一个修订版的发布,即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率依然为312.5Mbps至3.125Gbps,另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持,可让高采样速率和高分辨率的转换器达到3.125Gbps的最高支持数据速率。下图以图形表示JESD204A版本中增加的功能,即支持多通道。

浅谈转换器从CMOS数据总线到JESD204标准

JESD204A规范

JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高,但它们依然缺少一个关键因素,即没有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外,转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本JESD204B的正式发布。该标准中一个重要方面就是加入了实现确定延迟的条款。此外,支持的数据速率也提升到12.5Gbps,并划分器件的不同速度等级。此修订版标准使用器件时钟作为主要时钟源,而不是像之前版本那样以帧时钟作为主时钟源。

浅谈转换器从CMOS数据总线到JESD204标准

JESD204B规范

随着技术的不断发展,JESD204标准下的最新版本JESD204C于2017年底发布,以继续支持当前和下一代多千兆数据处理系统性能要求的上升趋势。JESD204C小组委员会为该标准的新修订版制定了新的高水平目标:提高通道速率以支持更高带宽应用的需求,提高有效载荷传输的效率,改进链路稳健性。JESD204C虽然传输层与JESD204B无异,但物理层却发生了相当大的变化。此外,JESD204C已将通道速率上限提高到32Gbps,早期版本中确定的312.5Mbps下限则保持不变。

浅谈转换器从CMOS数据总线到JESD204标准

数据接口类对应的通道数据速率

总结展望

采用JESD204各版本规范的设计数量与日俱增,并且涉及诸多前沿市场。在数据通信接口标准的演进过程中,ADI公司预见到了推动转换器数字接口向JESD204发展的趋势,作为JEDECJESD204标准委员会的创始成员,ADI公司同时开发出了兼容的数据转换器技术和工具,并推出了全面的产品路线图,从而全力帮助客户充分利用这一重大接口技术突破:AD9639是一款四通道、12位、170MSPS/210MSPSADC,集成JESD204接口;AD9644和AD9641是14位、80MSPS/155MSPS、双通道/单通道ADC,集成JESD204A接口。DAC这块,AD9128是一款双通道、16位、1.25GSPSDAC,集成JESD204A接口……

如今,在数字化与智能化的浪潮下,许多数据密集型行业应用持续突破数据传输速率界限,系统设计也越来越复杂,对转换器性能要求也越来越高。相信JESD204标准能够进一步调整和演进,满足更多面向未来新设计的需要。
责任编辑:pj

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