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在Xilinx FPGA上快速实现 JESD204B

2017年04月12日 10:22 次阅读

Haijiao Fan

简介

JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率,并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升,JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外,FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/CMOS接口,并用来实现 JESD204B物理层。本文介绍如何快速在Xilinx? FPGA上实现JESD204B接口,并为FPGA设计人员提供部分应用和调试建议。

JESD204B 协议实现概述

JESD204B规范定义了实现该协议数据流的四个关键层,如图1所示。传输层完成样本和未加扰的帧数据之间的映射和解映射。可选的加扰层可用来加扰/解扰8 位字,以扩散频谱尖峰来降低EMI。数据链路层处理链路的同步、建立与保持,并对加扰后的数据进行8B10B编码或译码。物理层负责以比特速率发送和接收编码后的字符。

JESD204B标准的关键层级

图1. JESD204B标准的关键层级

不同的JESD204B IP供应商可能以不同的方式实现这些层级。图 2和图3显示ADI如何实现JESD204B的发送和接收协议。

JESD204B发送器实现

图2. JESD204B发送器实现

JESD204B接收器实现

图3. JESD204B接收器实现

传输层实现和特定的转换器配置及其样本与帧之间的映射方式强相关,因此大部分FPGA供应商将其排除在各自的JESD204 IP之外。此外,FPGA集成了高度可配置、高集成度的SERDES收发器,这些SERDES收发器可用来支持所有类型的串行协议,包括PCIe、SATA、SRIO、CPRI和JESD204B。因此,一个实现链路层的逻辑核和实现物理层的可配置SERDES 便构成了JESD204B 链路的基础。图4 和图5 显示Xilinx FPGA上的JESD204B发送器和接收器框图。发送器/接收器通道实现加扰和链路层;8B/10B编码器/解码器和物理层在GTP/GTX/GTHGbit 收发器中实现。

使用Xilinx FPGA实现JESD204B发送器

图4. 使用Xilinx FPGA实现JESD204B发送器

使用Xilinx FPGA实现JESD204B接收器

图5. 使用Xilinx FPGA实现JESD204B接收器

采用Xilinx FPGA的JESD204B设计示例

最新的Xilinx JESD204 IP核通过Vivado?设计套件以黑盒子加密交付。Xilinx还提供使用高级 eXtensible接口(AXI)的Verilog设计示例,但该示例项目对大部分应用而言是过设计的, 因为用户通常采用自己的配置接口,无需针对JESD204B 逻辑集成一个额外的AXI。图6 显示的是一个JESD204简化设计,旨在帮助FPGA用户理解JESD204结构,并让他们快速着手设计自己的JESD204 FPGA项目。

JESD204B设计示例

图6. JESD204B设计示例

Vivado产生的JESD204逻辑IP核,即经过加密的RTL摸块相当于图4和图5中的发送和接收模块,其加密接口定义可在Xilinx示例设计文件中找到。然后,可将经过加密的RTL 模块嵌套入JESD204B用户顶层。来自加密RTL 模块的控制、配置、状态和JESD 数据接口直接通过嵌套层连接到用户逻辑和GTX/GTH收发器。GTX/GTH符号对齐配置经优化和更新,使收发器工作更为稳定。

给SERDES收发器的GTX/GTH参考时钟应采用专用引脚,对用于FPGA逻辑的全局时钟设计必须仔细的考虑,包括内部PLL、并行接口时钟、JESD204逻辑核以及用户逻辑时钟。此外,必须 确保给JESD204B逻辑核(子类1)的SYSREF输入被准确采到,以确保JESD204链路的确定性延迟。

若要获得可靠的JESD链路初始化性能,GTX/GTH收发器和JESD204核的复位序列十分关键;因此,JESD204核应处于复位状态,直到GTX/GTH收发器的内部PLL 锁定,且GTX/GTH复位完成。

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初学者爱问这个问题,FPGA到底能做什么?

各种方案虽然只是初步的了解一些,但是发现这方面虽然有类似SOPC概念的海思和TI双核解决方案,而且是...

发表于 2018-03-09 14:19 692次阅读
初学者爱问这个问题,FPGA到底能做什么?

打造Zynq平台性价比标杆,米尔强势推出MYC-...

近期米尔电子基于Zynq-7010处理器及Zynq-7007S处理器推出了MYC-Y7Z010/00...

发表于 2018-03-07 10:47 2347次阅读
打造Zynq平台性价比标杆,米尔强势推出MYC-...

Xilinx与Barefoot Networks...

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX)),与 Barefoot Netwo...

发表于 2018-03-06 09:56 2356次阅读
Xilinx与Barefoot Networks...

主动噪声控制平台的FPGA实现

主动噪声控制平台的FPGA实现。基于FPGA搭建了针对汽车的主动噪声控制平台,此平台可以正确实时地采...

发表于 2018-03-05 10:34 595次阅读
主动噪声控制平台的FPGA实现

学习硬件必须掌握的基础知识点总结

如果你认为这么多书,怎么看都看不完。那是以一种静止、偏面的观点来分析问题了。其实上介绍那么多课,很多...

发表于 2018-03-04 15:28 1263次阅读
学习硬件必须掌握的基础知识点总结

基于FPGA的惯性导航系统设计

惯性导航系统(INS,Inertial Navigation System)也称作惯性参考系统,是一...

发表于 2018-03-04 09:25 91次阅读
基于FPGA的惯性导航系统设计

基于FPGA的压控晶振同步频率控制系统的研究与设...

本文主要介绍了基于FPGA的压控晶振同步频率控制系统的研究与设计。利用GPS提供的1pps秒脉冲信号...

发表于 2018-03-02 14:55 319次阅读
基于FPGA的压控晶振同步频率控制系统的研究与设...

基于FPGA的超级电容均压及充放电设计方案

由于超级电容器单体性能参数的离散性,当多个单体串联组成电容器组时,在充放电过程中容易造成过充或过放现...

发表于 2018-02-28 08:40 428次阅读
基于FPGA的超级电容均压及充放电设计方案

英特尔发售业内首款基于58G PAM4 技术的F...

英特尔宣布开始发售英特尔® Stratix® 10 TX FPGA ,这也是业内唯一一款采用 58G...

发表于 2018-02-27 11:55 491次阅读
英特尔发售业内首款基于58G PAM4 技术的F...

针对Linux BSP开发的Petalinux,...

本实验工程将介绍如何利在赛灵思异构多处理器产品系列 Zynq UtralScale+ MPSoC ...

发表于 2018-02-27 11:01 4978次阅读
针对Linux BSP开发的Petalinux,...

基于FPGA的改进型FIR滤波器的实现

FIR数字滤波器在数字信号处理的过程中有很好的线性相位和稳定性,被广泛应用于音频处理、语音处理、信息...

发表于 2018-02-26 18:44 247次阅读
基于FPGA的改进型FIR滤波器的实现

如何经济的设计一个新的芯片

我们最近与Bunny Huang进行了有趣的交流,他是硬件大师以及Chumby,NetTV和Nove...

发表于 2018-02-24 10:53 967次阅读
如何经济的设计一个新的芯片

FPGA基础知识及其工作原理与基本的功能块案例

高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图...

发表于 2018-02-17 19:38 1836次阅读
FPGA基础知识及其工作原理与基本的功能块案例

Stratix IV内嵌DPA电路的基本结构分析

不论从哪个角度看,今天的现场可编程门阵列(FPGA),都显得鹤立鸡群,真是非常棒的器件。如果在这个智...

发表于 2018-02-16 17:38 2880次阅读
Stratix IV内嵌DPA电路的基本结构分析

低成本FPGA中实现动态相位调整方案

在FPGA中,动态相位调整(DPA)主要是实现LVDS接口接收时对时钟和数据通道的相位补偿,以达到正...

发表于 2018-02-16 17:32 1547次阅读
低成本FPGA中实现动态相位调整方案